做異構多核的目的是什麼？可以解決哪些問題？

對於主要依靠電池驅動的移動裝置來說，續航是一等一的大事。

大核待機時功耗高，不利於續航，於是：待機狀態下關閉大核，只開啟小核執行必要的任務；高效能場景下只將優先順序較高的應用排程給大核，優先順序較低的扔給小核。

於是我們看到，作為“小核”的A510，被設計得非常“剋制”：前端3發射，沒有亂序單元，沒有分支預測單元，後端3個ALU。

對於PC而言，首要解決的則是提升PPC帶來的矛盾：是透過提高多執行緒效能拉高PPC還是透過提高單執行緒效能拉高PPC？

為了兼顧兩者，AMD和Intel都在不同方向做了嘗試：

第一回合，Intel在Xeon產品線上研發了Mesh匯流排。這種類似網路節點的匯流排極大地增加了CPU上核心容納上限。但它有明顯的缺點，首先是實現過於昂貴；其次在核心數低於12核是收益較小；最致命的是它沒有解決monolithic的弊端，當DIE面積過大時，製造成本高昂許多。我們目前看到的這種架構的Xeon，最多還是28核。

第二回合，AMD祭出了chiplets及與之配套的Infinity Fabric Bus。AMD採用 IO/MCU + Cores的chiplets方案來提高核心互聯上限（目前已知最高堆到了128核），同時解決了DIE Size過大時成本控不住的問題。這種方案顯然不是沒有代價的：首先，為了解決跨DIE通訊的時序不一致、長距離訊號衰減等問題，AMD把傳輸方式由並行改為了序列傳輸，加串解串、必要的糾錯驗證也佔用額外時間，這造成了核間通訊延遲（含訪存延遲）較高的問題。其次，由於目前的封裝都是基於高密度PCB，其匯流排頻率也無法太高，頻寬有限。第三，就是跨核通訊比片內通訊功耗高得多。

第三回合，就是Intel搞出了E核架構。它是在總體不改變ringbus匯流排的前提下，將4個E核組成一個簇掛載在ringbus節點上，而4個E核的核心面積總體和一個P核差不多，又一定程度緩解了太多核心造成DIE Size控不住的問題。那代價是什麼呢？首先遇到的就是排程問題。實際上AMD那種也是存在排程問題的，比如將一個任務從第一個CCD挪到第二個CCD，那就必須吃下巨大的延遲，效能損失巨大。AMD是怎麼解決的呢，它是透過BIOS或firmware（類似IME？）將程序儘可能繫結在同一個CCD裡而不讓它到處跑。另外，AMD還對核心體質做了標註，前臺任務會有限分配到體質好的核心中以最大限度地獲得更好體驗。但這種比較粗略地排程對Intel的異構多核而言就不夠看了，因為使用者實際使用中場景是很複雜的，並不是所謂的“後臺程序”就一定沒必要分配到小核。所以Intel在這個架構裡花了很大氣力放了一個“Intel Thread Director”告知OS核心負載情況，並允許OS進行排程。第二個問題是，4個E核共享L2可能造成的IO延遲更多。由於Intel沒有公開任何細節，我們無從得知用於E核的L2是如何設計的，或許Intel採用了分時的方式來允許每個E核公平地訪問L2，這種情況最壞的是，這4個E核剛好都滿載，單核延遲就會是最優場景的4倍。

總結：在保證單核效能的情況下提升多核效能，並不只有BIG。little異構一條路可走，且沒有完美的解決方案。

回到問題，AMD表態“拒絕異構大小核”意味著什麼？

拒絕“異構大小核”不代表不做“大小核”

前文已說，Infinity Fabric 匯流排的核心容量上限比ringbus高得多。在這個前提下，AMD沒有動力為了塞入更多“小核”去做一個共享L2 Cache的Cores Cluster，而可能把“小核”和“大核”以“平等”的方式掛載到總線上。如此以來自然不存在“非同步”了。

其次，在PC領域搞“異構大小核”這個事，Intel做得，AMD還真做不得。理由如下：首先，AMD遠沒有Intel在PC領域呼風喚雨的地位。Wintel聯盟不是白叫的，微軟會趕在Intel 12代酷睿釋出前夕趕鴨子上架釋出支援Intel大小核排程的windows11（大家還記得初版windows11完成度有多低吧？），換AMD微軟還會這麼幹嗎？另外，眾多軟體開發廠商，讓他們去適配“異構處理器”排程，請問他們會優先適配Intel還是優先適配AMD？其次，兩個公司營收來源和公司戰略不一樣，PC市場仍然是Intel重要營收來源，但AMD卻更加優先在資料中心、伺服器等企業客戶市場攻城略地。Intel會為PC市場和伺服器市場研發不同的架構，但AMD卻本著能省則省的精神，儘可能讓CCD能在面向不同客戶的CPU上通用。

但是，要注意哦，更早的新聞曝光了AMD申請的一份專利，看起來是關於兩種處理器之間任務排程的，圖上可出現了“Big Processors”、“Little Processors”的字眼。雖然申請專利並不意味著一定會用在產品上，但起碼說明AMD內部是在研究相關問題的。

至於其他的，目前爆料的訊息就這麼多，而且大部分都只停留在“傳言”上，再怎麼看待也都是瞎猜了。

我們可以這麼看，如果在2024年，AMD將Zen4使用3nm進行rematch，同時將L2和L3砍半得到Zen4d（姑且這麼叫），這個Zen4d的單核（含L3）面積剛好是Zen5的一半，假如不關閉超執行緒，是不是就和Intel的E核與P核面積/執行緒比一致了？這難道不會是另一種“小核”嗎？